Verilog HDL代码实例——EAW电子设计应用

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Verilog HDL代码实例
所属分类：	入门教程	下载次数：	73
语言版本：	中文	文档类型：	application/octet-stream
文档大小：	1063.80KB	分享链接：	http://share.eaw.com.cn/share/download/id/1184

文档介绍：
详细说明：本文件包括多路选择器器建模，译码器实验程序，加法器实验程序，比较器实验程序，计数器建模，I2C接口标准建模源码，串行接口RS232标准建模源码标准，LCM建模源码，时钟６分频源码，串并转化源码。，对于硬件设计初学者来说有一定的参考价值。文件列表: Verilog源码例子 ...............\6分频 ...............\.....\G5f.v ...............\adder ...............\.....\ise ...............\.....\...\adder ...............\.....\...\.....\adder.bgn ...............\.....\...\.....\adder.bit ...............\.....\...\.....\adder.bld ...............\.....\...\.....\adder.cmd_log ...............\.....\...\.....\adder.dhp ...............\.....\...\.....\adder.lfp ...............\.....\...\.....\adder.mrp ...............\.....\...\.....\adder.ncd ...............\.....\...\.....\adder.ngc ...............\.....\...\.....\adder.ngd ...............\.....\...\.....\adder.ngm ...............\.....\...\.....\adder.ngr ...............\.....\...\.....\adder.npl ...............\.....\...\.....\adder.pad ...............\.....\...\.....\adder.pad_txt ...............\.....\...\.....\adder.par ...............\.....\...\.....\adder.pcf ...............\.....\...\.....\adder.syr ...............\.....\...\.....\adder.twr ...............\.....\...\.....\adder.twx ...............\.....\...\.....\adder.ucf ...............\.....\...\.....\adder.ut ...............\.....\...\.....\adder.v ...............\.....\...\.....\adder_map.ncd ...............\.....\...\.....\adder_map.ngm ...............\.....\...\.....\adder_pad.csv ...............\.....\...\.....\adder_pad.txt ...............\.....\...\.....\bitgen.ut ...............\.....\...\.....\xst ...............\.....\...\.....\...\work ...............\.....\...\.....\...\....\vlg54 ...............\.....\...\.....\...\....\.....\adder.bin ...............\.....\...\.....\_ngo ...............\.....\...\.....\__projnav ...............\.....\...\.....\.........\adder.gfl ...............\.....\...\.....\.........\adder.xst ...............\.....\...\.....\.........\bitgen.rsp ...............\.....\...\.....\.........\posttrc.log ...............\.....\...\.....\__projnav.log ...............\.....\modelsim ...............\.....\........\adder.cr.mti ...............\.....\........\adder.mpf ...............\.....\........\vsim.wlf ...............\.....\........\work ...............\.....\........\....\adder ...............\.....\........\....\.....\verilog.asm ...............\.....\........\....\.....\_primary.vhd ...............\.....\........\....\tb_adder ...............\.....\........\....\........\verilog.asm ...............\.....\........\....\........\_primary.dat ...............\.....\........\....\_info ...............\.....\rtl ...............\.....\...\adder.v ...............\.....\...\tb_adder.v ...............\comparator ...............\..........\ISE ...............\..........\...\comparator ...............\..........\...\..........\bitgen.ut ...............\..........\...\..........\comparator.bgn ...............\..........\...\..........\comparator.bit ...............\..........\...\..........\comparator.bld

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